Synopsys Design Compiler

Synopsys Design Compiler

IC製造用にVerilog、VHDL、およびSystem VerilogをGDSIIマスクにコンパイルするためのASIC論理合成ソフトウェア。
シノプシスは、合成および物理的な実装フローを2倍に高速化するDesign Compiler 2010を提供しています。RTL設計者は、フロアプランの問題を早期に特定して修正するために、フロアプランの調査を実行できます。

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無料ライセンスですべてのプラットフォームに対応するSynopsys Design Compilerの代替

Synplify Pro

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XilinxやAlteraなどのFPGA用の汎用FPGA合成フロントエンド。